「主協配合」系統級設計：專用 AI ISP 如何與通用 SoC 協同

2026-10-28 11

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简介： 前两篇文章我们分别深入解读了 CSA（列共享架构）和 NMC（存算一体）技术。今天我们从系统级视角，讨论一个关键问题：**专用 AI ISP 如何与通用 SoC 协同工作？**这不是简单的"两颗芯片连在一起"。从接口设计、数据流管理、功耗域划分到软件栈适配，系统级设计决定了"主协配合"架构能否真正发挥 1+1>2 的效果。

"主协配合"系统级设计：当专用 AI ISP 遇上通用 SoC

前言

前两篇文章我们分别深入解读了 CSA（列共享架构）和 NMC（存算一体）技术。今天我们从系统级视角，讨论一个关键问题：专用 AI ISP 如何与通用 SoC 协同工作？

这不是简单的"两颗芯片连在一起"。从接口设计、数据流管理、功耗域划分到软件栈适配，系统级设计决定了"主协配合"架构能否真正发挥 1+1>2 的效果。

1. 系统架构总览

"主协配合"架构的系统框图：

┌─────────────────────────────────────────────────────┐
│                    端侧 AI 视觉设备                   │
│                                                      │
│  ┌────────────────────┐    高速互联    ┌────────────────────┐
│  │     主控 SoC        │◄────────────►│    AI ISP 协处理器    │
│  │                    │               │                    │
│  │  ┌──────────────┐  │               │  ┌──────────────┐  │
│  │  │  应用处理器    │  │               │  │  传感器接口   │  │
│  │  │  (CPU/GPU)    │  │               │  │  (MIPI CSI-2) │  │
│  │  └──────────────┘  │               │  └──────────────┘  │
│  │  ┌──────────────┐  │               │  ┌──────────────┐  │
│  │  │  通信模块      │  │               │  │  CSA+NMC      │  │
│  │  │  (5G/Wi-Fi)   │  │               │  │  存算阵列      │  │
│  │  └──────────────┘  │               │  └──────────────┘  │
│  │  ┌──────────────┐  │               │  ┌──────────────┐  │
│  │  │  系统控制器    │  │  控制通道     │  │  后处理引擎   │  │
│  │  │  + 内存控制器  │  │◄────────────►│  │  (编码/传输)   │  │
│  │  └──────────────┘  │               │  └──────────────┘  │
│  │                    │               │  ┌──────────────┐  │
│  │  ┌──────────────┐  │               │  │  固件控制器   │  │
│  │  │  显存区域      │◄─ DMA 直写 ────│  └──────────────┘  │
│  │  └──────────────┘  │               │                    │
│  └────────────────────┘               └────────────────────┘
│                                                      │
│  ┌──────────────────────────────────────────────────┐│
│  │          图像传感器（CMOS / IR / 多光谱）          ││
│  └──────────────────────────────────────────────────┘│
└─────────────────────────────────────────────────────┘

2. 高速互联设计

主控 SoC 与 AI ISP 之间的互联是整个系统的核心。需要同时满足以下需求：

高带宽：支持 4K@30fps 或 1080p@120fps 的图像数据传输
低延迟：互联本身的延迟需控制在 1ms 以内
双向通信：不仅传输图像数据，还需要传输控制指令和状态信息

2.1 数据通道

图像数据从 AI ISP 到主控 SoC 的传输，采用 DMA（直接内存访问）方式：

AI ISP 处理完的图像帧通过 DMA 引擎直接写入主控 SoC 的显存区域
不经过外部 DDR，避免额外的存储访问延迟
支持多缓冲区乒乓机制，确保数据传输与处理的流水线重叠

带宽需求计算（以 4K@30fps、12-bit 为例）：

3840 × 2160 × 30 × 12bit = ~3 Gbps
考虑压缩和 ROI 裁剪，实际带宽需求可控制在 1-2 Gbps

2.2 控制通道

控制通道用于：

主控 SoC 向 AI ISP 下发配置参数（曝光、增益、处理模式等）
AI ISP 向主控 SoC 上报状态（帧率、温度、错误码等）
中断通知（新帧就绪、异常告警等）

控制通道采用轻量级协议（类似 I2C/SPI 扩展），带宽需求低（kbps 级），但要求高可靠性。

3. 数据流管理

3.1 帧级流水线

"主协配合"架构下的帧级流水线：

时间 →
帧 N:   [AI ISP 采集] [AI ISP 处理] [DMA 传输] [主控应用处理]
帧 N+1:                [AI ISP 采集] [AI ISP 处理] [DMA 传输] ...
帧 N+2:                              [AI ISP 采集] ...

关键点：

AI ISP 的采集、处理、DMA 传输三级流水线重叠
主控 SoC 收到帧 N 的数据后，立即开始应用层处理（如目标检测后处理、网络传输等）
此时 AI ISP 已经在处理帧 N+1
两者的工作在时间上错开，不存在资源争抢

3.2 零拷贝设计

为了进一步降低延迟，系统采用零拷贝（Zero-copy）设计：

AI ISP 处理后的数据通过 DMA 直接写入主控 SoC 显存中的特定区域
应用层通过内存映射（mmap）直接访问该区域，无需额外的数据拷贝
从 AI ISP 处理完成到应用层可访问，只需一次 DMA 传输延迟

4. 功耗域划分

"主协配合"架构的一个重要优势是功耗域的独立管理：

4.1 独立功耗域

AI ISP 拥有独立的电源域和时钟域：

可以独立于主控 SoC 上电/下电
功耗不影响主控 SoC 的热设计
可以独立进行 DVFS（动态电压频率调节）

4.2 功耗模式

AI ISP 支持多种功耗模式：

全速模式：所有计算单元激活，处理最高负载场景
均衡模式：部分计算单元休眠，满足中等负载
待机模式：仅保留传感器接口和唤醒逻辑，功耗 <1mW

主控 SoC 根据系统负载动态调度 AI ISP 的功耗模式，实现系统级的最优能效。

5. 软件栈设计

5.1 驱动层

AI ISP 在主控 SoC 的 Linux/Android 系统中以标准 V4L2（Video for Linux 2）设备的形式注册：

应用层通过标准 V4L2 API 访问 AI ISP
支持标准的视频采集、参数控制、帧回调接口
与主控 SoC 原有的 camera HAL 兼容

5.2 固件升级

AI ISP 的固件独立于主控 SoC 的系统镜像：

支持 OTA（Over-the-Air）独立升级
升级过程不影响主控 SoC 的正常运行
支持固件回滚和版本管理

5.3 AI 模型部署

AI ISP 上的 AI 模型通过专用工具链部署：

支持 TensorFlow/PyTorch 模型转换
模型编译为 NMC 存算阵列的专用指令
支持模型热更新（不停机切换模型）

6. 系统级验证方法论

6.1 性能验证

吞吐量：在不同分辨率和帧率下，验证系统的处理吞吐能力
延迟：测量端到端延迟（从传感器曝光到应用层收到帧）
稳定性：7×24 小时连续运行，监测帧率波动和丢帧率

6.2 功耗验证

分别测量 AI ISP 和主控 SoC 的功耗
验证不同功耗模式下的功耗值
评估系统级散热设计

6.3 兼容性验证

验证与不同主控 SoC 平台的兼容性
验证与不同传感器模块的兼容性
验证与上层应用框架的兼容性

7. 小结

"主协配合"的系统级设计，核心在于三点：

高速互联：低延迟、高带宽的数据通道 + 可靠的控制通道，确保两颗芯片高效协同。

独立功耗域：AI ISP 拥有独立的电源和时钟管理，不影响主控 SoC 的热设计和功耗预算。

标准化软件栈：通过 V4L2 等标准接口，让 AI ISP 对上层应用透明，降低集成门槛。

CSA 和 NMC 提供了 AI ISP 的架构级优势，而系统级设计将这些优势转化为可落地、可集成的产品能力。这就是"主协配合"从概念到产品的完整路径。

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